В статье про реплей на F-center есть такое предложение: " Рассмотрим следующий достаточно часто встречающийся в реальных программах случай: строка с запрашиваемыми данными находится в L1, но в DTLB отсутствует запись о странице памяти, которой принадлежит строка (L1hit, DTLB miss)" Может я чего-то недопонимаю, но как мы можем обращаться к кэшу если не знаем адреса? Обращение к L1 идет по физическим адресам, тогда как трансляция логического адреса в физический осуществляет TLB.
В P4 кэш L1 адресуется логически и связывается (tagged) физически. Это сделано для ускорения (конвееризации) выборки данных на больших частотах - найдя запись по части логического адреса проц начинает готовить ее пересылку, параллельно проверяя оставшиеся разряды логического адреса, затем ищет запись DTLB и сверяет физический адрес. Отсюда возможные вариации L1-miss, отличающиеся по задержке: 1) строки нет и это выявляется по первой же частичной проверке логич.адреса, 2) строки нет, но частичная проверка дает совпадение части адреса (проблема алиасинга), 3) строка есть, но соответсвующей записи в DTLB нет (L1-hit,DTLB-miss). Ну а почему строка может присутствовать в L1, а запись в DTLB нет, думаю понятно - DTLB это всего лишь буфер на 64 записи, которые могут вытесняться по обычному алгоритму LRU. Конечно строка не может попасть в L1 без записи в DTLB, но вот "пережить" эту запись - конечно может (но не знаю насколько это "часто встречающийся в реальных программах случай").
