altera QuanturusII 7.0 Verilog-2001 схема тактируется always @( posedge clk) . Некоторые сигналы должны устанавливаться, а на заднем фронте (или через задержку) такта сбрасываться. always #5; always @( negedge clk ) не прокатывают. Есть-ли какой боле-мене прямой способ это сделать?
Первое "#5" можно использовать только при для симуляции, пр генерации схемы оно игнорируется. Есть вариант завести второй алвайсы и там сбрасывать сигналы но в одном модуле, нельзя в разных алвайсах менять занчение одинх и теж "переменных".(По карйней мере тех которые выходные). В итоге рабочих вариантов остается два первый использовать алвайс по перепаду уровня, и уже в самом авайсе глядеть что сейчас нарастание или спад: Код (Text): always @(clk) begin if (clk) signal<=1; else signal<=0; end Либо заводить второй clk у которого будет частота выше первого, и синхронизировать всю схему относительно него.
